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正弦脈寬調制(SPWM)技術在交流調速系統中得到廣泛應用,但SPWM的波形生成是應用中一個難點,目前形成SPWM的方法有:(1)由分立元件構成,結構簡單,但可靠性和精度均不能滿足要求;(2)采用計算機計算或查表方式,省卻了硬件電路,但CPU負擔很重; (3)采用專用集成電路,如SLE4520、SA4828等,但其功能固定,可擴展性差;(4)采用FPGA(現場可編門陣列),具有速度快、精度高且可以在線編程修改等優點,是一種較好的方案。本文基于SPWM的基本原理,采用Xilinx FPGA芯片XC3S400SPARTEN 3設計一個三相SPWM波形控制器,通過測試得到了良好的波形輸出。

1　SPWM原理

SPWM用輸出的正弦信號作為調制波,用高頻三角波作為載波,控制逆變器的一個橋臂的上、下兩個開關管導通與關斷。如果在半個正弦周期內,只有上(下)橋臂的開關管反復通斷,下(上)橋臂開關管不動作,則稱為單極式SPWM。如果在整個周期內,上、下橋臂的開關管交替導通與關斷,即上通下斷和上斷下通的狀態反復切換,則稱為雙極式SPWM。圖1給出了雙極式SPWM的原理示意圖。當載波與調制波相交時,由該交點確定逆變器一個橋臂開關器件的開關動作時刻及開關通斷狀態,獲得一系列寬度不等的正負矩形脈沖電壓波形。該脈沖序列的特點是等幅不等寬,其寬度按正弦規律變化;在正弦波半個周期內,正負脈沖的面積總和與正弦波的面積相等。SPWM調制的理論基礎是面積等效原則,圖1中橫軸代表時間,因此SPWM的理論依據實際是時間平均等效原理。

可以證明,當脈沖數足夠多時,可以認為逆變器輸出電壓的基波幅值和調制波幅值是相等的,即SPWM逆變器輸出的脈沖波的基波幅值就是調制時要求的等效正弦波。

2　SPWM波形控制器設計

系統由直接頻率生成器產生低頻正弦信號,然后與累加累減計數器產生的數字高速三角波進行高速比較而產生SPWM,再經過死區控制模塊產生死區。

2.1　系統構圖

圖2是SPWM波形控制器結構框圖。

2.2　SPWM波形產生設計

SPWM波是根據三角載波與正弦調制波的交點而得到的一系列脈沖,其幅度不變而寬度按正弦規律變化。利用FPGA生成SPWM信號,需要將數字三角載波數據與正弦調制波數據進行實時比較。當三角波計數器數據比正弦調制波數據大時,輸出1;當三角波計數器數據比正弦調制波數據小時,輸出0。由此可以產生寬度按正弦變化但幅度不變的SPWM信號。

圖3為SPWM模塊的原理圖,其中的DDStest為直接數字合成(direct digital synthesizer,DDS)模塊,CLK是系統時鐘,Phase_init[28:0]為初始相位控制字,Phase_in [28:0]是頻率控制字,SINE[7:0]是直接頻率生成器的8位正弦數據輸出。CJ8CE為累加累減計數器產生等腰三角波作為載波信號,Q[7:0]為計數器輸出。COMP8是SPWM生成器,也就是高速比較器,EQ為比較器輸出,即是SPWM波形輸出。當SINE [7:0] > Q [7: 0]時,比較器COMP8的輸出EQ為1;SINE[7:0]≤Q[7:0],比較器COMP8的輸出EQ為0。

2.3　DDS設計

DDS是從相位的概念出發直接合成所需波形的一種頻率合成技術。直接頻率合成器由相位增量器、相位累加器和波形存儲器等構成,如圖4所示。

圖4中:Δθ為頻率控制字,為相位增量;B(d)為相位累加器輸出,在參考時鐘CLK的作用下,以Δθ的步長作為累加,輸出n位二進制碼;θ0是相位控制字,n位相位控制字與n位B(d)相加后,截取高d位數據,做為正弦查找表ROM的地址,對波形ROM進行尋址,得到n位二進制正弦值。DDS的輸出頻率fout為

式中fclk為參考時鐘頻率。本系統要求fout的變化范圍為10~60 Hz,當fout=10 Hz時,有

當fout=60 Hz時,有

Δθ的變化范圍在108°~644°之間時,可以輸出頻率為10 ~60Hz的正弦波。DDS生成的RTS級原理圖見圖5。

圖5中,CLK為系統時鐘,左邊第一個Dtrip29是觸發器,Phase_in為頻率控制字,Add29是相位累加器,右邊Add29是波形控制器,其輸入信號Phase_init是初始相位控制字,控制產生三相輸出120°相位差。SineRom128為8位128個數據的正弦函數表,根據相位對ROM尋址查表得出8位二進制正弦數據。

3　三相SPWM波形仿真

在ISE simulator中對所設計的SPWM波形控制器進行了仿真,仿真結果見圖6。其中Clk為系統時鐘,Rst為系統復位,TrigonData[7:0]為計數器輸出。SpwmOut與SpwmOutNeg輸出的等幅脈寬隨正弦變化的SPWM信號,SinData[7:0]是DDS輸出的8位正弦表數據。

從圖6中可以看到系統的半周期為25 ms,也就是說頻率為20 Hz.通過仿真知道時序滿足設計的要求。

4　波形測試

4.1　三相SPWM波形相位測試

用示波器測試了AB相的電壓波形信號。圖7為20 Hz的SPWM信號發生器輸出波形圖,可見其脈寬隨正弦變化。

由圖7可以看出:SPWM的周期為50 ms;2通道超前1通道大約為16.6 ms,也就是AB相之間相位相差120°,同樣檢測AC和BC相的波形,都滿足相互成120°。可以看出SPWM輸出波形兩兩相差120°,符合相差要求。

4.2　濾波后的波形輸出

系統外加一個截至頻率為1.6 kHz的低通濾波器,用示波器觀測輸出波形見圖8。

圖8中SPWM的周期為50 ms。經過一個低通濾波器后輸出為20 Hz的正弦波,峰峰值為3.3 V。且波形基本無失真,驗證了SPWM輸出波形的正確性。改變頻率,觀察SPWM的不同頻率下的輸出,輸出的頻率見表1。

從表1可以看出,系統輸出的SPWM頻率可控,頻率誤差為0.1 Hz。

5　結論

利用FPGA的高速、高集成度、易于編程的特點,設計一個SPWM波形控制器,既可以生成三相SPWM波形,也可以產生單相SPWM,只需改變程序即可。仿真和測試驗證了設計的有效性,可以很方便地和單片機構成通用的交流調速系統,具有較好的應用價值。